高速先生成員-- 黃剛

這到底是在描述一種什麽樣的設計場景呢？其（qí）實（shí）是我（wǒ）們在高速設計中一個很（hěn）典型的case。一般來說，芯片到芯片的高速鏈路中間都會有AC耦合電容，作（zuò）用說了500多次了，這裏就不重複（fù）了哈。由於AC耦合電容一般會放在靠近接收端，剛好在這個區域會和（hé）另外一（yī）個方向來的高速信號進行（háng）匯集，所以我們經常會看到下麵這樣的電容（róng）和高速走線交匯的設計。

今天要分（fèn）析的就（jiù）是它！AC耦合電容在（zài）表層，然後高速走線在L3層，中間（jiān）L2層是地平麵的這種情（qíng）況。那就回到了題目和摘要說的（de）問題了，根據電磁場理論，電容在表層，走線在L3層，如果（guǒ）中（zhōng）間的（de）L2層（céng）是個完（wán）整（zhěng）的參考平麵的話，表層（céng）的電（diàn）容及（jí）走線和（hé）L3層的走線之間是不存在（zài）串擾的，因為電磁場沒有交集。

但是凡（fán）事都不能往理想的情況（kuàng）去想。理論肯定是（shì）對的嘛，關鍵重點是要L2層是個“完整”的（de）參（cān）考平（píng）麵，什麽是（shì）完整呢？就像上麵（miàn）那個電容的3D模型圖，L2層的平麵就是完整了啊，所以電容和（hé）走線就是沒串擾啊！但是串擾是沒了，隻不過讓電容鏈路的信號質量承（chéng）擔了所有。

我們知道，電容結構本（běn）身的焊盤比較寬（kuān），那麽（me）阻抗（kàng）如果參考L2層那麽近的話，阻抗肯定是低的，就像上麵這（zhè）個模（mó）型一（yī）樣，如果（guǒ）隻參考L2層地平麵的話（huà），阻抗隻有60歐（ōu）姆左右。對，你沒聽錯，100歐姆的差分，電容位置的（de）阻抗隻有60歐姆！

那當然不行啊！這樣反射很大，信號質量（liàng）估計差到沒（méi）邊啦！所以我們針對電容結構去優化的最佳方（fāng）案就是挖空電容（róng）下麵的參考層，例如通過仿真給出以下的一個反焊盤挖空方案，這（zhè）樣的話，電（diàn）容結構的阻抗就（jiù）能做到90歐姆以上了！

完美！電容（róng）結構本身的信號質量優化得杠杠的了！但是（shì）問題不就來了嘛，L2層由於挖空了地平（píng）麵，變成了（le）不完整（zhěng）的平（píng）麵了，這樣的話表層的電容和L3層的走線就不是之前的沒串擾的狀態了哦（ò）。從下圖可以發現，表層的（de）電容和L3層的（de）走線就（jiù）會（huì）通過L2層的這個挖空的區域產生電磁場的交集，也（yě）就是會有串擾（rǎo）產生了！

但是，在設計中，這是個電容放置的密集區域，可能會有幾十對高速鏈（liàn）路，也就是並排放著幾十對電容，L3層的高速線能挪開的空間肯定也不大。那我們前期去（qù）評估這種（zhǒng）挖空case下電容和高速走（zǒu）線間的（de）串擾量級就非常的有意義了，可以指導我們走線到底拉開多少距（jù）離能滿足串擾的要求。

以下動圖是走線在垂直（zhí）方向上從近到遠拉開距離的設計過程：

那我們同步也（yě）去掃描仿真的結果（guǒ），從0mil（也就是貼著（zhe）反焊盤邊緣）到拉開10mil垂直距離，串擾的變化如下所示：

可（kě）以看（kàn）到，要是走線貼著反焊盤邊緣時，對於25Gbps的高速信號，串（chuàn）擾隻有33dB，比較不理想。然後每拉開多2mil，串擾大概能改善5dB，是一個很不（bú）錯改善幅度。

這裏其實有2個問題（tí）是值得關注的，從信號質量的（de）角度看，肯定就是（shì）拉開的距離越遠，串擾的改善越明顯，但是到底有沒有那（nà）麽多垂直空間給你拉開，這（zhè）個（gè）要根據（jù）這個項目的空間密度來權衡了（le）。另（lìng）外一個方麵（miàn），可能大家不（bú）一定想到，那就是加（jiā）工層偏的影響。一（yī）般的板廠加工的層偏誤差都會有4mil以上，尤其是高多層的情況下，這個值會更大。結合（hé）到我們今天講的這個case，有可能（néng）你在設計中是拉開了4mil的距離，但是（shì）加工層偏又會導致你回到0mil的串擾狀態。更極限的是，如果本身（shēn）設計就是貼著反焊盤（pán），也就是0mil的設（shè）計，那加工出來可能變成了-4mil，也就是走線之間到了反焊盤區域裏麵（miàn）了，這樣串擾就（jiù）更恐怖了。So。。。我們千萬（wàn）不要忽視加工誤差的影響，選擇一個好的板廠（chǎng），能給大家承諾最小的層偏誤差，這樣也能給大（dà）家的設計留出更多的裕（yù）量的（de）哦！