高速先生成員--薑傑

信號回溝，即波形邊緣的非單（dān）調性，是時鍾的大忌，尤其是出現（xiàn）在信號的門限電平範圍內時，由於容易導致誤觸發，更是（shì）凶險（xiǎn）無比。所以當客戶測試發現時鍾信號回溝，抱著一心（xīn）改板的沉（chén）痛心情找到高速先生時，高速先生（shēng）絲毫不敢大意，一番分析確認之（zhī）後，給（gěi）出（chū）的答（dá）複卻讓（ràng）客戶喜出望外：測試點的時鍾回溝是真實存在的，但是芯片得到的時鍾信號質量卻沒有問題，簡而（ér）言之，單板的時鍾信號沒問題，可以放心使用。

其實，高速先生剛拿到單板時心（xīn）裏也沒底，因為時鍾信號頻率並不算低，有400MHz，而且針對5路時鍾信號的設計（jì）查板也並未發現異常。

仿（fǎng）真初始階段，為了確認模型的準確性（xìng），首先（xiān）對客戶提供的測試點上的波形進行了仿真擬合，以C0通道時鍾為例，仿真波（bō）形（xíng）的回溝如約而至（zhì），與測試波形（xíng）的延時、回溝的位置（zhì）基本一致，說明仿真建模沒有問（wèn）題，看到這樣的結果，客戶的心開始下沉：回溝得到（dào）了仿真驗證，這（zhè）回沒得救了（le）。

高速先生感覺可以再搶救一把，因為（wéi）最關鍵的芯片DIE上的時（shí）鍾波形還沒看到，還有（yǒu）一線生機。懷著忐忑的心情（qíng），高速先生按下了“Simulation”鍵，隨著DIE上的波形在屏幕上漸次（cì）展開（kāi），高速先生（shēng）鬆了口氣（qì），芯片上的時鍾回（huí）溝神奇的消失了！

看到這樣的結果，客戶既喜且疑，喜的（de）是芯片上的時鍾信號正常，疑的是（shì）測試點明明就在芯片背（bèi）麵的（de）過孔處，為何測試得到的時鍾波形會與芯片DIE上的天差地別？

測試最尷尬的莫過（guò）於“所測非所得”，出現這種情（qíng）況，很多時（shí）候與測試點（diǎn）的位置選擇有關，比如本（běn）案例：看起來芯（xīn）片背麵的過孔似（sì）乎（hū）距離芯片最近，最能反映芯片接收信號的真實情況，其實（shí）不然，我們最終需要關注的是（shì）芯片DIE上的信號，而芯片（piàn）的DIE與PIN之間還隔著千山萬水——芯片內部封裝布線，尤其是封裝較大的BGA芯片（piàn），封裝布（bù）線的（de）影響更加明顯，這也是很多芯片（piàn）會提供封裝補償（Pin-delay）的原（yuán）因。

現在再來解（jiě）釋芯片背麵測試點的（de）波（bō）形為何與DIE上的情況（kuàng）相差甚遠，信號的拓撲圖可以讓我們一目了然。

答案就是（shì）：實際（jì）測試點與芯片DIE之間的（de）走線（本案例中，主要是指封裝布線）上的反射，導致了該點的時鍾信號回溝，在DIE上的理（lǐ）想測試點的波形則不（bú）存在這個問題。而客戶提供（gòng）FPGA相應的時鍾信號Pin-delay數據與PIN-DIE之間（jiān）的仿真延時基本吻合，也從側麵印證了封裝布線的影響。對（duì）比其它四路時鍾，情況也基本類似。

通過後期與客戶的溝通確認，單板在最終的功能調（diào）試中也並未出現（xiàn）問題，喜大普奔。