高速串(chuàn)行(háng)
仿真對象
PCIE5、SATA、SAS、SFP28、10GBase-KR、100GBase-KR4、56G/112G/224G PAM4等高速串行信號

仿真難點
阻抗失配,損耗過大、ISI嚴
重
仿真流程


層疊設計
根據實(shí)際情況規(guī)劃層疊,綜合考慮半固化片/芯板(bǎn)的型號、厚度、含膠量(liàng)、流(liú)膠率(lǜ)等,提供(gòng)合理(lǐ)的阻抗控製、布線層/電源地平麵(miàn)規劃等建(jiàn)議。



板材選型
根據係統信(xìn)號種類以及通道情(qíng)況,合理選擇板材,保(bǎo)證信號質量,降低生產成本。



基於S參數的無源通道評估
通過S參數判斷通道是否(fǒu)符合(hé)協議標準,對通道(dào)各細節(jiē)進(jìn)行分析,保證係統性能。



基於Hspice/AMI模型的有源仿真
加上特定(dìng)速率碼型進行眼圖仿真
通過(guò)眼高眼寬標準進行衡量

