高速先（xiān）生成員--薑傑

高速先生前不久一篇關於AC電容的文章《明知故問（wèn）？？高速AC耦合電容挨得很近，串擾會不會很大……》，引起了不少粉絲的討論（lùn），最近有熱心讀者發來這樣一張圖（tú），詢問這種節省空間的打孔方式是否可（kě）行？

熟悉電源去耦電容設計的朋友，一定看出（chū）來了這（zhè）種扇出方式的靈感來源：對（duì）於BGA布局相反麵的去耦小電容，經常采用這種過孔（kǒng）朝向管腳焊盤（pán）內部的方式，一來電容布局在BGA管腳正下方，節省了布局空間（畢竟，這（zhè）個（gè）位置，不放去耦電容，別的器件（jiàn）也不敢（gǎn）亂放）；二來，電容盡量靠近了（le）用電管腳，電源、地管腳可以就近連接相應的（de）過孔，減小了回流路徑，可謂一舉兩得。

細一琢磨，又覺得哪（nǎ）裏不對勁，當設計對象由電源去耦電容，變成高速信號（hào）的AC電容，這種方法是否同樣適用？

感覺歸感覺，高速先生還是習慣用數據說話，建（jiàn）個模型仿（fǎng）真摸摸底。如果方法可行，當然皆大歡喜，如果不行，也能搞清楚原因。

這種AC電容扇出方式節省空間的關鍵，在於過孔打在電容的管腳焊盤之間，3D建模如下。

為了大家能看的更清楚，隱藏電容後的俯視圖如下（下文簡稱via-in）：

對（duì）於速率25Gbps，差分走線特征阻抗100歐的信（xìn）號，該模型仿真結果的（de）阻抗低點僅為81.49歐姆，顯然不太美麗。

保持其它條件不變，調整扇出過孔的位置：將（jiāng）打在電容管腳（jiǎo）焊盤之間的過孔移到電容外部（下文簡（jiǎn）稱via-out）。

阻抗仿真結果如下，最低值大（dà）幅提升至94歐！

細心（xīn）的網友會（huì）問了，為啥過孔（kǒng）打在電（diàn）容焊盤外（wài）部的阻抗曲線會出（chū）現兩個低點？對（duì）照模型就能看出，圖中的兩個阻抗低點，一個對應過孔，一個（gè）對應AC電容，雖然這兩處都有做反焊盤優化，畢竟離（lí）100歐的（de）目標還差那麽一些（xiē）。

對比（bǐ）via-in和via-out兩種方式阻抗（kàng）連續性的另外一（yī）個指標—回波損耗，可以看出同樣的趨勢，via-in的回（huí）損明顯比via-out的差。

為什麽via-in的阻抗（kàng）跌的這（zhè）麽厲害呢？正常情況下（via-out），信號從電容的管腳1進入後，經過電容本體，從管腳2離開，最後進入（rù）換層過孔。

至於via-in的信號流向分析，熟悉高（gāo）速先生文章（zhāng）的朋友一定會記得，之前我們介紹過從場的角度看（kàn）問（wèn）題。高速先生這裏先（xiān）賣個關（guān）子，咱們答題區見（jiàn）……